Chip123創新論壇's Archiver

adamsnet 發表於 2008-10-10 11:19 PM

關於PLL的頻寬

我看書上說[9CBT&pHo'R!]'R
"迴路頻寬太小則迴路反應慢" q Q!u6Cf0YRLo
我想不透這是啥意思...QQ
z,lrB$j ME
6M k soW 以前學的頻寬應該是定義w3db(high) - w3db(low)+{DUX']Y
所以直觀就是操作範圍要在頻寬內!\/J)}5pd[
但最近看了一些書
w` m(fg y$g 有點搞混
F\^-Fm U 想請問各位頻寬有沒有代表啥物理意思
3|FK.Ztcs (ex:追的速度快之類的)&DqXDoC(zob
感嗯

layoutarthur824 發表於 2008-10-11 03:54 PM

迴路頻寬~~  要看電子學  迴路頻寬~~  要看電子學{s p df+h!XDS0Hr
這樣教你   你才比較懂  你先看看書 我之後再回你

apiapia 發表於 2009-1-7 11:09 PM

迴路頻寬小,迴路反應慢  也會造成鎖定時間變慢
Nv_*D1K;dnj*K 但此得到的優點是得到較低的phase noise

nesty.tseng 發表於 2009-1-9 02:57 PM

對PLL來說,
QS0^$C;d7~ m2v 頻寬大 -> lock快 -> 但是jitter較大
#V(f!~~,Q*j 頻寬小 -> lock慢 -> 但是jitter較小

Sgw 發表於 2009-1-11 08:47 PM

:E 感謝樓上的分享!!原來PLL的頻寬有這樣作用,先前我也是不知道呢!!

jinwar 發表於 2009-2-3 04:02 PM

所以說這是設計PLL的trade off. u|P(F'lv
人人都想要jitter小, 但又Lock快的電路.

BIJM 發表於 2009-6-12 01:39 PM

這就是PLL的精隨阿!!

讓小弟我來稍作說明一下!!Px[1C'EZ Z
.gZ{;jVx4V
Type2的PLL基本上就是靠PFD將相位差偵測出來,然後藉由charge pump(CP)電流對迴路濾波器(LPF)充放電F'_3?5t@#K1P

A:_*UEX9J*d^ 所以重點就是..迴路每一次修正的速度就會和CP電流與LPF值有絕對的關係
&kz6NF(Ul/e"n,T _
c*\poZ's 而LPF值是藉由整體系統穩定度之分析所得來的,因此才會有人探討BW對於系統之影響...
Ot Nk)?{v h'ojZF0P
-------------------------------------------------o4w1t2L"?h

Rzu7M\ 用一個推導過後的簡單關係式來看 -> 迴路頻寬和迴路濾波器的電容值成反比(very important)2Cu4w"tNa0D ^ny
f;TXEF oN2{
1. 設計時若取"大"迴路頻寬,計算出的濾波器電容值較小,在電流量一定的條件下,每一次充放電的位準增加較快;FE/es4~$DIU;pAF

@K.? i3g v 2. 設計時若取"小"迴路頻寬,計算出的濾波器電容值較大,在電流量一定的條件下,每一次充放電的位準增加較慢;
h@oC6sp
*s]H&G3O4V BPAG)N 以簡單數學式來看 : [color=Blue]大BW時為I*小C=大V(一次變化量大) ; 小BW時為I*大C=小V(一次變化量小) [/color]0l k|8Nr

a$@i0ems] 由以上關係式又可得知 : 大BW時修正變化量大,所以很短的時間內迴路就會穩定 ; 反之小BW濾波器值很大的條件下,電菏幫浦對大電容來說其每次只能產生一非常小的控制電壓變化量,所以鎖定時間會拉長9]@5s%f:Q
4~'_&wsH
總結 :
l;I'z8V hWF(V"xm
:?3jk+BQa [color=Red]大迴路頻寬 -> 較小的FILTER SIZE ; 鎖定時間快 f#Mq7hR)Y%zb
9A%R;J{*rgd.Db9a2d,C
小迴路頻寬 -> 較大的FILTER SIZE ; 鎖定時間慢[/color]D)we `%|l9Hgy!C
-------------------------------------------------`D3d;L _c
ppX*W?0Ba3aoS0h
但在抖動方面沒有一定的定論,因為你要看NOISE是從哪裡來)e!oge*q
B;w*H.Y9rX$tr{
1. 一般來說,若當系統的輸入訊號有較大的抖動時,如時脈與資料回復電路的應用,則此時必需選取一個較小的迴路頻寬,因為整迴路可看成為低通濾波器,若你迴路頻寬設定的越小,將可抑制越多輸入的雜訊@8[%C8yOl

!G Z9NuS)I/g0r?Y/? 2. 但是若系統要求一非常穩定的輸出,如頻率合成器的應用,則迴路頻寬就必需設定稍微大一點,因為電壓控制振盪器為一高通的特性,頻寬越大,將可以抑制越多高頻的雜訊。
R0['K-WX0ud?%KT,{t#c
gr9|5D,J@wx5x 因此在設計鎖相迴路或是延遲鎖定迴路時,如何選取迴路頻寬值是沒有一定的答案, ~Co!v)Smb*I

` ?yvz%U 迴路頻寬和系統的抖動、鎖定速度、迴路濾波器的值..等等都有密切的關聯性,要視應用而定B CGZ'K3J&G1_
;Y(?B m+}c
以上為小弟之淺見,若有問題再一起討論囉!! Good Luck~

garyinhk 發表於 2009-6-12 04:17 PM

瓦,很多內容,謝謝各位大大~
!R:de8w? 謝謝~對於pll我是一個starter,原來有這麼多的講究和奧秘~

jesseyu 發表於 2009-6-15 11:42 AM

Very good answer, I've learned a lot

pk741214yhj 發表於 2009-6-18 11:40 PM

B大好厲害喔~!!! j/R@}%wDB
超感謝B大的講解~!!!,^'L^ o-[4f
剛好跟大大有著相同的問題~^^

brooo 發表於 2009-6-19 01:14 PM

謝謝B大的解釋cW`#n4T2F L!ms _
J.BM2V)[y!yC
最近也是在想這些問題
'C7yp+D"lK[ ,u.X#R1m3R+S O0JWQ
但是沒有像七樓大大這樣完整的思考

analogsword 發表於 2009-6-23 05:08 PM

谢谢上面的解释
Rm-L*@.S%B,t 真的很详细 透彻*`2n!}/XGU
谢谢了
)_ `W)W7|M :victory: :victory: :victory: :victory:

gyamwoo 發表於 2009-7-13 04:04 AM

建議你看書中對於PLL 鎖定時間的推導公式。你會發現鎖定時間確實在式子上是跟頻寬反比的。:)

roman123 發表於 2009-7-24 01:37 PM

感謝大大的解說和提出,最近正朝向這專案邁進。:)

deltachen 發表於 2009-11-24 02:50 PM

Very good answer, I've learned a lot

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