[問題求助] 類比電路特性

uurtu666

請問各位前輩,我是剛進入ic layout不久的菜鳥,畫類比電路時有些電路型態不是很熟,例如差動對的對偁性等等,有沒有哪些書籍講到這些相關知識?
4 L. g) r, R0 c1 k: ?一個via的阻值約多少?power line的寬度要如何取決?1 [9 }* ?/ |. ~$ l6 G  B' @; ^
還有另一個問題,就是p type的電阻需要圍n gardring麻?

vjc5

有一本畫layout的經典書
0 _9 b4 F/ ~1 P+ \+ TThe art of layout 記得是這樣錯了請指教
+ F- r; }$ \, p0 s1 E; k* d+ q至於類比layout不僅僅只是layout的責任& p: Y2 ^: @/ s# B
designer必須說清楚power line寬度. 這關係到電流的密度

daidai

via的阻值, please see foundry's SPICE document or PCM spec. document. ) l0 [# Y1 g8 V4 j- i. }5 E
power line的寬度depends on current density, IR drop, noise immunity, etc...
: A2 X5 ?0 y7 a& _( d- d( O' |p type的電阻, diffusion type has better to have N-guardring, poly type has not.

ynru12

VIA是能打滿就打滿(在這裡地方工作，他們經理告知我們的）: ^" _% X$ _5 ]! @! x7 k" ]
像line的寬度，你要問RD，這些是由他們來考慮的!!!
" Z+ i' D, s# Y; o2 K$ a所以像line的寬度，通常拿到電路時，都要先問RD，而不是畫好後在問

uurtu666

嗯嗯,像line的寬度我是有問過別人,他說1um的線可負載0.8ua的電流

yhchang

contact 能打多少就打多少
; y7 k" E( L/ H! T4 p" F在 M1以上 考量到的是電流密度的問題(比如 有一個 5mA的電流要由 Metal1 流向 Metal2 結果你在 M1/M2之間只有打少數幾個4 r2 \+ O) N5 s# x6 n! T6 y* h
contact,有可能會造成太大的電流會一直灌那幾個contact,  造成electron migration, 也就是 contact會整個燒斷. )# p0 @5 _5 {3 C3 r0 G% @
! V2 z! `) p/ E- m; s
因此 一個contact有一個可承受的 電流量, 不同的製程廠都會有不同的規格
( F" M3 j; d3 j( k& h% E9 D如果是 M0(Poly) contact ,  除了 電流密度的考量  還可以降低 well與substrate的電阻/ ?- N% {  u0 q- H7 J
防止 Latch-up效應發生 . 因此 contact打多 只有好處沒有壞處, 只是Layout Engineer通常都會偷懶
% z8 g+ a% Y7 H7 D# j: c/ x我想可能是因為 他們不了解 contact打的量的多寡 對整個IC的影響是什麼?
, l# S. A# z5 g" D  B0 Z
3 _* M. T4 {( Y! k  G4 A! l! N6 i% B至於 M1/M2  power line的寬度   M1/M2 每um寬可以忍受的電流  同樣每個FAB廠的規定也不一樣& t0 C* E& ~3 s2 r' V' L
大概是  每um寬 可以忍受  0.5mA到1mA不等的數字  % |- a& x3 O# O% f2 T0 M
每條線上 通常會流多少mA的電流也只有做這個電路的人才會知道, 所以自然是要由 RD來給定, G  r. ?1 p2 T
Layout 工程師負責畫,  寬度給太窄同樣會有 Electron migration的問題.
# w2 Z( C# u' Y/ m  y, d2 Z) W
; \5 Q/ I, l+ E3 X% o[ 本帖最後由 yhchang 於 2008-1-17 12:27 AM 編輯 ]

111qqq

agree with  #1 & #6
& A; A6 M, a: c9 q' q) J: w7 w0 M& t* G/ N/ z, R8 s
There're many people have wrong concept.
# h4 U" x! r$ o  k1 D+ i  owhy don't  you see the designrule???
: _  z$ Q/ G& o+ T, ~/ Sthey describe in detail." p: _! E% o! q* X- C0 d
no need to ask RD

qpau

Layout的時候design rule文件是很重要的,
/ C# V7 m& h2 u2 w  L& {  A& ^很多需要參考並且遵守的資訊都在裡面喔!

yoyo20701

喔~~原來是這樣唷~~多謝謝大大的經驗分享~~謝謝唷~~感謝

kyyyyyykimo

我看到上面大大的回答真的很好耶！
" e4 O4 m8 s- Q3 O" J# s+ c  l不過因為Latch up會因為Contact的多寡讓它不會發生的情形
- \5 U" ?0 V8 B2 x但是Latch up在跟ESD的情況下，如何去取得好的Contact確實是很重要的方針1 O0 ?* U) V1 X. Y0 l/ S
我看過其他資料，Contact的多寡會造成ESD很容易觸發，一樣會是會造成IC Failure& Z+ s7 H0 o5 G6 B* D9 M  s
因為Latch up越好，同樣的ESD的效能就會影響到。
" H" F& N2 Q: m% {5 W, a  c
% G" h- w" V8 Y6 i3 I. u1 e/ m7 g; M這是上課的資料，如果有錯誤麻煩各位多多指教！
; W. j# v4 V" m- P0 w0 g謝謝。

kkk000777

*latch-up 現像，是形成 pnpn or npnp 造成的吧
4 G8 `" ~' U9 R 所謂的contact 應該是substrate contact
; @  z  K9 O! T  c 那是降低body 的電阻，使得電晶體不容易開啟
8 ~$ T& e, }! i1 B- a' v$ \" x 其實只要合乎rule，基本上已經足夠了，除非是大電流的driver
2 \& H! k/ ~0 H8 ~ 那就需要拉開距離，加上gard ring 才保險一點
2 S! I# f+ K4 C2 X
: I6 ~$ A' E. q: k' A*p type 電阻......
' Z- q4 I  B8 U7 B( L3 a p+ or p- ???
+ K9 w: a& P) m1 f 應該不是p+吧，呵~~~~~
' @+ ]3 u* i  u  [7 x2 _ 假設是用p-(應該是well吧)，注意一點，電阻性的元件會有壓降的* u6 v1 k1 V; [- O- D9 o- s( J( s
well to well 的rule (不同電位的)應該較遠吧
$ j6 K# k$ m" n% _, a) z# H9 o 那是為了防止形成寄生的電晶體(pnp)/ Z4 m4 f3 }$ q- V
如果圍上gard ring (n+)，等效於將寄生效應消除(base connect vdd)
: m* f" p( O: Z  t1 U$ x ps.我也會圍gard ring ，但絕不是上面的理由，是為了防止noise 干擾9 @# R: G2 k. G6 t4 _+ N
7 U7 R! ]" g/ A0 x$ {* f, r
*esd .....2 S' W' F& X4 L5 C% ^
Latch up越好，同樣的ESD的效能就會影響到????* y) Q9 C# v# ~! @
不太了解這句話的意思
: U% [; w+ l( p* p 這邊指的ESD是針對 i/o pad 嗎??

uurtu666

大電流的driver,當我們在layout時,以一個array 4*4的方式去做,那為什麼不可以直接把每個mos的poly 以poly連接起來呢?& g0 F, n  x: f2 S5 f
我看的是把16個mos各自打上poly contact然後再以matel連接起來,請問這是為了什麼?

yhchang

在此說說我的看法
0 O4 I/ O4 Z/ Q) o8 J# N7 Q% h用Array 4*4 是為了 Layout上 對稱性的考量  避免光罩曝光時即使有偏移,不管是往上下或是左右Shift
$ r+ B& ~0 f9 H. A+ k16個MOS的元件特性偏移基本上會一致.  (降低Device mismatch)
8 I/ ~- U" g2 q) X不用Poly去接  是因為 Poly 電阻都非常的大,  比Metal電阻大很多  你雖然Layout 16個MOS finger,  實質上那只代表一顆MOS  * D: U- _( x3 ~5 _9 E% J9 d
電路設計者並不想要 電阻參雜在其中  只想要一個Pure的MOS0 S  D: f4 _, O. I2 K) `
如果 MOS之間都還有串聯Poly電阻的話    這樣就不是原作者想要的一顆大Driver的MOS了.
( F; _$ |% ]; [" [/ h- a7 w/ Z  V4 J/ W. {2 Y: v
此外把一個大Size的MOS Layout成 很多個MOS 還可以降低Process Variation
0 @5 W+ g3 h7 Y, X6 |比如  你要Lay    W/L    320/10    就可以拆成  
' S; U! y$ d' I0 A* G# l  L6 f( _16個     20/10       每顆MOS在製程上    有些 Width或Length做出來會  +1~5%   有些會  -1~5%   7 o. v0 ]; H1 ^, F. U- P# ^
(在此製程的變異程度是假設值,每家FAB的MOS,R,C variation程度應該都不太一樣)
1 T0 V! c- M! Y3 A3 H, ?16個MOS  每顆MOS  有些 W/L 變大   有些W/L 變小  加加減減的結果    製作出來的Hardware/ T; a! K' {5 r' C# a0 Y9 h
會比單純只 Layout 一個超大MOS  會來得更接近   W/L  320/10
' y9 `$ U$ c1 H$ k$ ~
$ Q9 o; D( l% u[ 本帖最後由 yhchang 於 2008-1-25 02:26 AM 編輯 ]

小緯仔

contact能多打就多打& K. [( [* d# E0 |
這樣子電流的效益會比較好

hsn99

可以請問一下PCM的全名是什麼嗎?...' Y2 T# X4 H5 i8 q
感謝~~~~~~~~~~~~~~~~~~~

sze888

PCM: Process Control Monitor, 它對應了SPICE parameters 的typical value and corner value..

black88leon

加gardring是來保護電阻的阻值，項限在你在畫電阻透過電阻係數表來計算電阻阻值，能的話 它的w (寬度)能w=2是最佳的，因為他在製程的時候，會侵蝕掉它的阻值，搞不好你拿到是2k電阻 透過製程會變成1.8k或1.9k的電阻，就是因為他在製程的時候被蝕刻掉，所以能的話 加gardring 或 Gummy是比較好和用matching做法也比較好