[問題求助] pn junction的esd如何畫比較好？

gyamwoo

我在課本中和同學有提到在訊號線上用兩個逆偏的diode可以當作esd的簡單的裝置。而且在layout中
0 ~! r( g& @9 l1 D; g. l也可以解 anttena rule的錯誤。其電路圖如下：' E! g$ }- t% U  W. J

4 }4 y6 s' k: c8 d! C" z而我畫的layout圖如下：
: P3 H+ b' @7 a
3 [6 ?( L$ ~- x3 G. J" g& J4 k$ E9 s
/ {5 [5 m  g8 S5 w我現在有個疑問。因為這個不是lvs會被認成二極體的，所以rcx抽出的postsim應該不會有這些diode。
0 u8 Z0 r0 ^$ B  e# c" H9 k我是想要知道在台積電的0.18um cmos製程中。這樣的pn接面其特性是如何？( t' ~3 x, W- P5 ]* n. m
1.pn接面導通的電位多大？跟pn接面的面積有沒有關係, T" z+ b; F7 f, \
2.導通電流多大？跟pn接面的面積有沒有關係0 D, _& Q) F/ r3 r( a8 \
3.逆偏崩潰電壓多大？跟pn接面的面積有沒有關係
2 T" O" i* L# y4 ?+ U: S- b
$ b! y5 J/ E5 c拜託有人能給我一點指引，謝謝。

gyamwoo

補上
' X% _( R( C, Y* p8 t7 ^5 ?9 u電路圖的連結：# F% \4 V5 }4 Y7 X& P/ r& d/ T
9 Q" S1 ^& \/ C
layout 圖的連結：
$ C" N4 h1 i& t/ I/ B% b

CHIP321

( d* O. R9 B/ k
0 T8 c2 Z7 W; c5 O- Y5 c
通常我们IO的ESD会选用fab提供的结构，尤其是数字部分，diode做ESD在效率上没有GGNMOS或者SCR结构高，
6 y  W7 r% v: U6 i通常会用在两个需要做简单隔离的 地或者电源 之间才会采用这样的结构，
; t3 t, M+ f& N. d" s击穿电压与面积无关，只与PN注入浓度相关，但是小尺寸，导通内阻大，能量耗散面积小，结构比较脆弱。/ O/ R: X! z( R% L) s. c# T2 f' z( x
具体VBR值手册会给出的，电流就很难说了，要参考HBM 模型来仿。4 n3 x+ O' m& a) {7 f/ ~: T" k0 m5 {
两个管子size有同PAD面积一样的差不多应该可以zap到2k，cont的接触尽量均匀一致，可以参考ESD Circuits and devices - Steven H.Voldman

iamif520

怎麼都看不到圖片呢?7 w% X$ {: o3 M; @
是沒回應嗎XD

ritafung

diode 是需要power clamp來配合的.而power clamp可以是GGNMOS, SCR, RCGTNMOS等.
6 I6 K3 f6 s9 ]1 r2 R2 Cdiode 的好處是面積少,對fine pitch的pad來說是非常好用的. 但是我們要注意diode 跟clamp的距離不能太遠!; j5 b* r+ j, F  P0 h8 v0 J
diode 的通電能力是跟周界有關係的.而diode 的area是跟電容有關係的.所以,如果要針對high speed 的digital pin,diode 確實是很好的方案!
7 f" S  |, l. j! `
0 j/ k0 |3 n( c8 N( h5 F2 z但你要千萬記得diode是不能單獨使用的,它的reverse breakdown 是非常差的!