[問題求助] 請問PLL的BANDWIDTH為什麼是1/10的reference frequency

ahoku

請問先進,0 K1 m0 \9 V) ~: ?, c- E/ N
PLL的BANDWIDTH為什麼是1/10的reference frequency,可以用清楚的方式解釋,如果式子的推導或許會更多,我所知道是穩定度考量,才設限1/10,- s6 p! I: M; T+ l1 C  j
1/10是以什麼條件才成立呢 謝謝

evantung

個人認為, bw設1/10並不是為了穩定度的考量.
" `) m; t$ k* D3 o, k4 s而是為了, 減少reference spur而設計的,
% t/ b7 Y! u1 H0 s% C4 ?5 v但1/10一般來說是不夠的, 至少都要1/1xx, 1/2xx才夠!/ C  D& x  }, M, C- l! T+ d! ?7 L
因為這是trade off的考量, 當你BW做的愈小,
5 m; A# C1 h% y" Y. FVCO的noise就會濾的愈少! reference spur也就愈小,
1 J3 v. s# P7 d# B) r所以這是要看應用再來考慮BW要做多少!

andy2000a

low pass filter  2 order 對系統來說是 3皆 4 k9 ^5 U$ p5 }# U9 O9 w
那 如何挑選合適的 filter ?  
6 h) {" Q* z6 x8 }. q2 [trade off 考慮點
5 \! v4 y/ f; e* n* F4 H5 G! E6 ^! F4 {4 ?
還有  hspice 能 simulation lock range & capture range 和 frequency  ..
  l4 k( }! a: p7 c5 h5 a! x公式可以推出來 但是很想知道 , sim 和 real chip 會差多少 .

evantung

大部分的pll, 在loop filter應該都是選用passive 2 order的方式  P5 F3 f' W% H4 R4 A' _$ O
而且, 每個都長的差不多.9 w  K, s+ m) F
而差別就是在你的pole, zero要放在什麼位置!
: j* v- |+ E. u: k, |& J" E你希望filter是濾掉何種頻率的雜訊! 什麼時候可以鎖定頻率!
- |; Y" _9 _" O( _3 V& {& y至於你說的sim和real chip差別, 那就跟你是在那裡tape out有差囉!
+ {; q, {8 C9 _: a& }* RTSMC和T like良率一定差很多, 還有你的架構也是有點關係,6 }7 _% C0 f: e: w2 [9 N' ?
LC tank我認為就比ring oscillator還容易不準!

lunch

LC tank我認為就比ring oscillator還容易不準!4 `/ g5 A/ \1 |& t9 ]$ Y8 _: ^

( G! ~' q7 F9 K( q7 o. u. s不知道你指的是simulation 與measurement 比較之結果
; ~9 k( j, m, k& S  M4 Y還是量產後之良率?! X* L1 I0 U6 F) s1 H, R
on chip Inductor 應不會有多大的variaton 3 G1 n5 Z6 \$ J' W+ k! N& `" d, d
Varactor 及MOSFET 與製程變異較有關* B" q; v0 T( m. [9 q, A& A, ~
LC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model' `: w6 ~7 e8 g$ O
另外 再注意Layout 的parasitics  量測結果應該還算 OK
/ G% B( t2 c9 U- V8 Y6 F關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多
) e9 `/ ~* t. Q! P- Q( a一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range0 ]) F+ @' h9 r
量產後之良率 就與foundry 製程 穩不穩 有關了

lunch

LC tank我認為就比ring oscillator還容易不準!4 ~) z) R( B0 |4 Z$ l; f
& n( a3 _' {; n7 s- @  c$ g# e# I
不知道你指的是simulation 與measurement 比較之結果" E8 K3 M! Q4 ^2 h0 f
還是量產後之良率?
( P3 I# {0 S: b5 y9 son chip Inductor 應不會有多大的variaton . Z" j/ p  w, H# W5 D: }" r
Varactor 及MOSFET 與製程變異較有關
9 I. ?; k7 t0 ?7 H5 LLC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model* H4 B" T' r# j7 I" p
另外 再注意Layout 的parasitics  量測結果應該還算 OK
6 U( r- m/ _- V關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多5 T) Z. |& N& j. M$ }, \5 p4 V
一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range4 S! S, c. }1 t7 w1 k
量產後之良率 就與foundry 製程 穩不穩 有關了

monkeybad

PLL的頻寬為什麼必須要小於reference frequency10倍，我想可能是穩定度的考量吧
4 G' k. q/ ], s以穩定度的觀點來看，
3 Z" R2 r$ _+ n/ }  S# i/ U假如PLL採用的是CP(CHARGE PUMP)的架構，在推導CP公式的時候，我們是用連續的系統去近似一個離散的系統，而在設計loop-filter的時候也是根據這連續系統推導的公式去計算極零點的位置。
3 Y% c; q* b& i$ F+ R( mCP是以reference frequency來充放電PLL loop-filter的電容，是一個不連續的離散系統，而我們以連續系統去計算的話，當然希望CP越接近一個連續系統越好，也就是說reference frequency越快越好，偏離我們推導的PLL transfer function越小。
- g" X/ b' R4 @; w4 D' N' y9 p8 k& P! N而PLL的Bandwidth表示PLL系統的反應速度，當PLL Bandwidth與reference frequency(就是CP充放電的時間間隔)兩者差不多的時候，CP非連續的非理想效應就不能忽略了，因為PLL系統也會對此非理想效應產生反應，而當兩者差越多，則CP非理想效應影響越低。6 X5 `9 C2 N0 T; Q
所以理論上PLL Bandwidth比reference frequency低越多越好，但太低的話PLL鎖定的速度會太慢，而且電容值也太大太佔面積，所以一般經驗值用大概小10倍即可保證能穩定，但實際上還是要靠HSPICE模擬過後才知道確實的情形。) ~, c: G# o8 o8 P
這是我個人的想法，提供給大家參考。
& h# F4 Z9 D  C. N/ b4 ^: {: t也許有更精確的說法或是其他考量 希望各位先進能指正或一起討論

evantung

monkeybad的說明, 真是太淸楚了, 忍不住要讚美一下.% u: f/ J+ D% I: ?8 M) N& e
) S1 ~, Q0 E+ e+ D& p, K$ Q
另外, 我不是指量產後的產品囉!

tommywgt

我也給7樓按個 "好"
! ^( W1 l1 ^' @- C! Z' q" i7 k3 i1 l3 U8 j1 d
補充一下給大家參考
  i2 ~! c! S/ T+ Z( T, {
$ [1 b$ S' e: V5 R3 g7 Q在ADPLL的設計中考慮到locked後的phase error的話, 這個值太小是會有問題的 (太大肯定是不行的), 在只要lock frequency時, 反而沒有這方面的限制了" l7 M7 b5 n+ t$ p9 |
有時下線成功跟失敗的差別會變成lock phase 跟lock frequency的差別而已

ahoku

在locked 時,phase error小,是指 pfd相位己鎖住,由pfd的dead zone所產生嗎,如果是這樣的話,這種在time domain是什麼樣的jitter呢,個人看法是Determination jitter(DJ) ,這種Jitter是否看規格可否容許來決定嗎 ,如果想改善要改那裡著手呢,
, G% Y- T8 z- M1 o, g+ e2 L9 v) k再著想請教一下先進們,下線完測量,通常是那幾個  paramter跟預期有很大的出入,謝謝

tommywgt

在LOCKED時, 所量到的JITTER, 可能造成的原因錯綜複雜. 很難幾句話說明. 其中PFD的dead zone也只是原因之一
4 U, z$ h* g) A7 e
: O2 w1 m, P5 A/ b! V我個人認為由VCO本身所產生的JITTER比較容易表現在CYCLE TO CYCLE JITTER, 由PDF的DEAD ZONE所產生的JITTER是因為在這個區間內PDF不會有反應, 使得PLL無法TRACKING這個區間的PHASE ERROR, 因此在TIME DOMAIN中LONG TERM JITTER時應該會多出這個DEAD ZONE的JITTER大小, 我個人認為這個JITTER在JITTER STD DEV中不會是NORMAL DISBURTION, 而是比較像ZERO MEAN WHITE NOISE的型式. 這個JITTER值是否為你所說的DJ我並不曾好好研究過DJ這個名詞, 在Lecory的一份WHITE PAPER中有詳細介紹JITTER的種類及量測方法, 有興趣的話可以上www.lecory.com找一下. 不過我在量JITTER時都是用高檔的示波器量的, 所以那個PAPER我只有看過就沒再仔細研究. 但是如果你想內建量JITTER的BIST的話可以參考一下.& [# b7 R' C% A6 l; p& y
. q/ v6 M$ ~6 ]& }& q% G. F. V3 T2 b
很多PAPER宣稱可以做到zero dead zone, 這部分我非常懷疑, 這部分我曾經跟一個有名的教授討論過, 他的說詞是在某種程度之下就可以視做zero dead zone, 只要電路跟模擬能說服人, 他們在review paper時也就能接受. 反正呢! PFD的dead zone愈小愈好, 在我看來, 好的PLL還是要Fully做.
1 k: _; p/ ^8 V0 j$ Y8 i9 _& e& g; y- f
在我做過的8顆PLL IC中量到的PARAMETER出入大的...好像都是CLOSED LOOP差的比較多, 我想可能是模擬時間不夠久或者CASE不夠多, 但是大家都知道那個模擬好費時, 所以.....哈哈
  `$ N! n) O) J4 c. g; R單一MODULE的量測都跟SIMULATION沒差太多, 每一次的量測值都是在TT跟SS CASE之間(比較接近TT), OSCILLATOR的工作範圍因為會比模擬的小常令人覺的很不爽.
8 f# }2 p& S+ I( C) N! f" a
: i: T& y* s; J% Y& h' t5 t你現在是學生嗎? 碩士班? 加油吧! PLL的電路都不大, 但是細心跟苦工倒是不少...

finster

我不知道大家在設計PLL是參考何種架構與理論來設計的8 z$ l# K5 o/ Z; V  b0 B! U& H
就以我個人以前設計PLL的經驗,我一方面參考IEEE Journal paper,另外一方面則是從Behzad Razavi所著的一本"Design of Analog CMOS Integratd Circuits"中學到如何設計PLL& J- j! e& E$ v& s, t# ?" y3 R
在設計PLL時,因為PLL是屬於一個閉迴路system,故而它裡面的子電路的各個參數都是習習相關的,亦即每一個子電路的改變與變化都會引起連帶反應, r6 B+ \/ u& L2 P- Q. j! B( e# d  x8 r
在Behzad Razavi的書中有列三個很重要的參數,分別是charge pump current, damping factor和vco gain,這三個參數會決定整個PLL的performance,而其他如PFD, pre-div和pos-div較屬於digital circuit,所以就比較不是那麼重要
$ Q4 j, \) E; z5 _: i就以我個人以前設計PLL的過程來看,PFD雖然有dead zone的issue,但它並不是造成PLL中jitter過大的最大主因,一個PLL會不會動,有沒有好的performance,幾乎都決定在charge pump current, damping factor和vco gain三個參數身上,其中又以vco gain最為地重要8 z; K& C6 D# M* W6 l
vco是整個PLL電路中最直接影響jitter的成因,同時也是整個PLL電路中最難設計的電路,除了要high frequency, low current,更要有較有的抗noise能力及寛的frequency range,如果VCO電路作的好,其餘的電路就好作多了
. h" }9 l5 ]2 r" D; N& s其實,如果model夠準,而且design range作的夠大的話,其實PLL要動並不難,就以我們之前所作的PLL,pre-sim和pos-sim會有一些差距,在量測上,chip和pos-sim基本上兩者的performance並不會差的太多,而在量測PLL上,絕大部份只有量測output frequency正不正確,整體的功耗多少,其餘的就是jitter的量測,目前jitter的量測都是直接使用示波器上的功能直接量測就可以了,所以PLL的量測參數其實並不多,但要評斷PLL的performance絕大部份都是以jitter值為多少來評斷

airtai

真是感謝大大的分享~現在正專研類比領域,正想說鎖相迴路應該如何著手,正好看到這些經驗分享,受益無窮啊~~~使我有新的想法~~~感恩喔~

simenkid

迴路頻寬為參考頻率的1/10是為了穩定性考量) I' s  A2 p# P
當然, 迴路頻寬大小和相位雜訊、鎖入時間等有關係1 e9 o4 ^$ e2 m" N; p5 E
但就標題這句話, ㄧ般都是指穩定性
1 [% J$ n) C% L& W' t4 o# Q8 w這是有理論根據的
: O: D0 W% s2 e# K4 X5 U但是現在手邊沒有那兩篇論文6 K/ ~4 `4 _, [
印象中是出自IEEE Trans. Communications
# ~5 ~$ l: z8 w5 x5 i; C7 {/ f+ n0 _0 L# _2 ]' Q2 _) O
這是我上過台大劉深淵老師的講座, 他有特別解釋過這個問題喔

日日春

我也常聽到loop filter要小於reference frequency的10倍,不過是不是小於10倍就能
3 d  ]' g8 q0 i( o4 J' @符合我們所要的需求還是在simulation一下才比較準哦!!

mycmf

For the stability issues, by Liner approximation of non-linear discrete system.
( M! `3 f  w& V, Q6 EYou could refer to F.M.Gardener for detail loop analysis.

yananzhang

我看得paper上说这种选择是为了增加线性度，提高模拟的线性，便于分析和公式的推导

賴永諭

monkeybad的說明,~~~簡單又直覺....另依種想法....不錯喔....
0 c; G; T8 @" t( q$ b2 Vgood

langmx

現在正專研類比,看到這些經驗分享,受益無窮,monkeybad的說明, 太淸楚了

anita66

我想這各問題如果有上過台大劉深淵教授的課應該就會很清楚,這絕對是從穩定度上的考量,而且是有完整數學推倒出來的,我印象中是結果是一張圖,X-軸為damping factor,Y-軸是natural frequency,由於要取兩者之叢集,並利用一般設計會取damping factor=0.707來當固定數,而從曲線圖中就可找到相對應的natural frequency,其值大約是0.1,故會取十分之一的理由在此,3Q~